Проєктування пристроїв на ПЛІС

Метою вивчення дисципліни є формування комплексу знань з проектування цифрових пристроїв, здобуття навичок з розробки апаратних та програмних засобів радіоелектронних і телекомунікаційних систем на базі програмованих логічних інтегральних схем (ПЛІС), аналіз проблем та особливостей їх використання.

Практичне значення та використання отриманих знань:
Отримані знання можуть використовуватися при виконанні кваліфікаційних робіт бакала- врів за вказаною спеціальністю, тематика яких пов'язана з проектуванням радіоелектрон- них і телекомунікаційних пристроїв на базі ПЛІС; при проектуванні цифрової апаратури різного призначення, до складу якої входять програмовані логічні інтегральні схеми.
Тематика та види навчальних занять
Лекція 1. «Визначення і місце програмованих логічних інтегральних схем ( ПЛІС) у проек- туванні цифрових систем. Архітектура ПЛІС FPGA».
Лекція 2. «Особливості схемотехніки CPLD та FPGA».
Лекція 3. «Мови опису апаратури.    Рівні проектування мікросхем. Структура проекту на мові VHDL
Лекція 4. «Визначення і місце програмованих логічних інтегральних схем ( пліс) у проек- туванні цифрових систем знайомство з пакетом «Quartus II».
 
Лекція 5. «VHDL - погляд схемотехніка. Структура програми на VHDL: інтерфейс об'єкту, опис архітектури об'єкту, зв'язок імен компонентів, поведінка об’єкту. Стилі опису цифро- вих пристроїв в мові VHDL».
Лекція 6. «VHDL - погляд програміста. VHDL як програмна система. Типи даних і декла- рації об'єктів. Класи даних. Поняття сигналу»
Лекція 7. «Основи мови VHDL Структура проекту. Об’єкти та архітектурні тіла. Сигнали і змінні. Процеси. Послідовні та паралельні оператори. Підпрограми. Пакети».
Лекція 8. «Приклади реалізації цифрових проектів для ПЛІС. Основні конструкції підготовки синтезованого проекту. Опис проектів комбінаційних і послідовних вузлів. Реалізація цифрових пристроїв мовою VHDL».
Лекція 9. «Основи синтаксису мови Verilog. Основні оператори. Основи написання про- грам. Структурний опис схем. Поведінковий опис схем».
Лекція10. «Вентильний опис цифрової схеми на мові Verilog HDL. Поведінковий опис схе- ми на мові Verilog».
Лекція 11. «Проектування схем комбінаційного типу на мові Verilog HDL з використанням структурного опису схеми. Проектування схем послідовного типу на мові Verilog HDL з використанням поведінкового опису схеми».
Лекція 12.« Огляд основних практичних задач ЦОС. Базові елементи і схеми. Маршрут проектування».
Лекція 13. «Побудова цифрових фільтрів на базі ПЛІС. БІХ- і КІХ- фільтри. Основи і прик- лади схемної реалізації цифрових фільтрів на ПЛІС».
Лекція 14. «Маршрут проектування систем ЦОС в сучасних засобах САПР під FPGA. Про- ектування цифрових фільтрів на базі моделей Matlab».
Лекція 15. «Приклад розробки та моделювання цифрового КІХ- фільтра з заданими параме- трами у програмному середовищі Quartus II».

Лабораторні заняття
Лабораторні заняття виконуються середовищах «Quartus II» фірми Altera, «Matlab» .
Лабораторне заняття №1. «Знайомство з програмою Quartus II. Розробка та моделю- вання роботи простих логічних схем у програмному середовищі Quartus II».
Мета заняття: Знайомство з програмним середовищем Quartus II фірми Altera; Синтез ци- фрового пристрою в середовищі Quartus II за допомогою опції Block Diagram; Моделюван- ня роботи синтезованого цифрового пристрою за допомогою утиліти Quartus II Simulator.
Лабораторне заняття №2. «Розробка та моделювання роботи цифрових пристроїв за допомогою мови VHDL у програмному середовищі Quartus II (ч.1).».
Мета заняття: Закріплення навичок роботи у програмному середовищі Quartus II фірми Altera; синтез цифрового пристрою в середовищі Quartus II на мові VHDL; моделювання роботи синтезованого цифрового пристрою за допомогою утиліти Quartus II Simulator.
Лабораторне заняття №3 «Типи даних та оператори мови VHDL. Створювання прое- кту пріоритетного шифратора 7 до 3 у системі Quartus II».
Мета заняття: Закріплення знань з типів даних та операторів мови VHDL, розробки про- грам на мові VHDL; закріплення навичок роботи у програмному середовищі Quartus II; си- нтез цифрового пріоритетного шифратора 7 до 3 в середовищі Quartus II на мові VHDL; Моделювання роботи синтезованого цифрового пристрою за допомогою утиліти Quartus II Simulator.
Лабораторне заняття №4. «Розробка та моделювання роботи цифрового пристрою для індикації на стенді DIGIASIC за допомогою мови VHDL ».
Мета заняття: здобуття навичок вирішення завдань з проектування цифрових пристроїв цифрової на ПЛІС за допомогою налагоджувальної плати DIGIASIC; синтез цифрового пристрою в середовищі Quartus II на мові VHDL для виводу інформації на 7-сегментному
 
індикаторі; створення та завантаження файлу для програмування у кристал на платі
DIGIASIC; тестування отриманого результату .
Лабораторне заняття №5. «Реалізація цифрового пристрою з динамічною індикацією на мові VHDL у програмному середовищі Quartus (ч.1) за допомогою налагоджувальної плати DIGIASIC».
Мета заняття: закріплення навичок вирішення завдань з проектування цифрових пристроїв на ПЛІС за допомогою налагоджувальної плати DIGIASIC у системі Quartus II; синтез циф- рового пристрію на мові VHDL у якому на вісім семисегментних індикаторів з використан- ням динамічної індикації вивести дані у форматі: DD.MM.YYYY
Лабораторне заняття №6. «Реалізація цифрового пристрою на мові VHDL з окремих модулів у програмному середовищі Quartus II».
Мета заняття: синтез цифрового пристрою, що реалізує цифровий пристрій що складатися з окремих блоків, що взаємодіють між собою; створення файлу для програмування криста- лу FPGA; завантаження файлу для програмування у кристал на платі DIGIASIC; тестування отриманого результату.
Лабораторне заняття №7. «Реалізація цифрового пристрою з динамічною індикацією на мові С за допомогою віртуального процесору NIOS II у програмному середовищі Quartus II».
Мета заняття: Закріплення навичок роботи у програмному середовищі Quartus II фірми Altera; синтез цифрового процесору NIOS II; створення файлу для програмування кристалу FPGA; завантаження файлу для програмування у кристал на платі DIGIASIC; створення програми на мові С для процесору NIOS II; тестування отриманого результату.
Консультації здійснюються впродовж семестру згідно встановленого розкладу.
Індивідуальна робота
 
Розрахунково-графічна робота має наступну мету:
-    удосконалення і розширення навиків проектування базових цифрових вузлів елект- ронних пристроїв на ПЛІС, а також здійснення роботи з технічною документацією і опису цифрових схем на мові VHDL;
-    перевірка засвоєння знань з конкретних тем навчальної програми;
-    набуття навиків вибору елементної бази для реалізації цифрового пристрою на ПЛІС;
-    перевірка вміння обґрунтовувати прийняте рішення;
-    перевірка вміння оцінювати результати проектування
Завдання на розрахунково-графічну роботу видається на початку 7-го семестру. Тематика РГР: для заданої нерегулярної логічної схеми (НЛС):
-    використовуючи програмне середовище Quartus II скласти структурну і принципову схеми заданої НЛС;
-    виконати моделювання роботи цифрового пристрою за структурною схемою, що складена, на всіх наборах значень вхідних змінних;
-    скласти структурний VHDL-опис заданої НЛС;
-    виконати моделювання роботи цифрового пристрою за VHDL-описом, що складений, на всіх наборах значень вхідних змінних.

Форми контрольних заходів та оцінювання результатів навчання
Поточний контроль полягає у виконанні:
-    сімох індивідуальних поточних завдань, які виконуються письмово і полягають в розв'я- зуванні типових задач відповідно до мети та завдань практичних занять. Бездоганне вико- нання завдань практичних занять у 5 балів;
-    розрахунково-графічної роботи. Бездоганне виконання оцінюється у 25 балів;
-    двох модульних контрольних робіт. Модульні контрольні роботи складаються з теорети- чної і практичної частин та проводяться у письмової формі Бездоганне виконання кожної модульної контрольної роботи становить 20 балів.
Підсумковий контроль – залік. Підсумкова оцінка формується як накопичувальна за результатами оцінювання всіх навчальних елементів, які заплановані на семестр для вико- нання здобувачами вищої освіти. Оцінку «зараховано» отримують здобувачі вищої освіти, за умови виконання всіх навчальних елементів не менш, ніж на 60 %.